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| | 1 dic | 2 | Modelli di parallelismo: misure, sistemi a coda, pipeline. | [[http://backus.di.unipi.it/~marcod/AE1516/ae1dic.pdf|lavagna]] | [[http://backus.di.unipi.it/~marcod/AE1516/ae1dic.1.mp4|Video1h]][[http://backus.di.unipi.it/~marcod/AE1516/ae1dic.2.mp4|Video2h]] | Cap. X 1-4 (escluso data flow) e 9 | | | 1 dic | 2 | Modelli di parallelismo: misure, sistemi a coda, pipeline. | [[http://backus.di.unipi.it/~marcod/AE1516/ae1dic.pdf|lavagna]] | [[http://backus.di.unipi.it/~marcod/AE1516/ae1dic.1.mp4|Video1h]][[http://backus.di.unipi.it/~marcod/AE1516/ae1dic.2.mp4|Video2h]] | Cap. X 1-4 (escluso data flow) e 9 | |
| | 2 dic | 2 | Processore pipeline: schema generale, funzionamento per le classi di istruzioni, meccanismi per la sincronizzazione delle copie dei registri e di IC, simulazione e calcolo dell'efficienza e tempo di servizio. | [[http://backus.di.unipi.it/~marcod/AE1516/ae2dic.pdf|lavagna]] | [[http://backus.di.unipi.it/~marcod/AE1516/ae2dic.1.mp4|Video1h]][[http://backus.di.unipi.it/~marcod/AE1516/ae2dic.2.mp4|Video2h]] | Cap. X 1-4 (escluso data flow) e 9 | | | 2 dic | 2 | Processore pipeline: schema generale, funzionamento per le classi di istruzioni, meccanismi per la sincronizzazione delle copie dei registri e di IC, simulazione e calcolo dell'efficienza e tempo di servizio. | [[http://backus.di.unipi.it/~marcod/AE1516/ae2dic.pdf|lavagna]] | [[http://backus.di.unipi.it/~marcod/AE1516/ae2dic.1.mp4|Video1h]][[http://backus.di.unipi.it/~marcod/AE1516/ae2dic.2.mp4|Video2h]] | Cap. X 1-4 (escluso data flow) e 9 | |
| | 4 dic | 2 | Degrado delle prestazione nel processore pipeline e tecniche per ridurne l'effetto: degradazioni legate ai salti (delayed branch) e alle dipendenze logiche (riorganizzazione del codice, out-of-order decode). Struttura della EU parallela | [[http://backus.di.unipi.it/~marcod/AE1516/ae4dic.pdf|lavagna]] | [[http://backus.di.unipi.it/~marcod/AE1516/ae4dic.1.mp4|Video1h]][[http://backus.di.unipi.it/~marcod/AE1516/ae4dic.2.mp4|Video2h]] | tbd | | | 4 dic | 2 | Degrado delle prestazione nel processore pipeline e tecniche per ridurne l'effetto: degradazioni legate ai salti (delayed branch) e alle dipendenze logiche (riorganizzazione del codice, out-of-order decode). Struttura della EU parallela | [[http://backus.di.unipi.it/~marcod/AE1516/ae4dic.pdf|lavagna]] | [[http://backus.di.unipi.it/~marcod/AE1516/ae4dic.1.mp4|Video1h]][[http://backus.di.unipi.it/~marcod/AE1516/ae4dic.2.mp4|Video2h]] | XI fino a 6 incluso (ma escluso XI.4 (modello dei costi) XI 8.1 8.2 | |
| | | 9 dic | 2 | EU Parallela (fine). Processore superscalare. | [[http://backus.di.unipi.it/~marcod/AE1516/ae9dic.pdf|lavagna]] | [[http://backus.di.unipi.it/~marcod/AE1516/ae9dic.1.mp4|Video1h]][[http://backus.di.unipi.it/~marcod/AE1516/ae9dic.2.mp4|Video2h]] | XI.10 (senza modello dei costi) | |
| | | 11 dic | 2 | IU ed EU superscalari a 4 vie da IU / EU a 2 vie. Multithreading | [[http://backus.di.unipi.it/~marcod/AE1516/ae11dic.pdf|lavagna]] | [[http://backus.di.unipi.it/~marcod/AE1516/ae11dic.1.mp4|Video1h]][[http://backus.di.unipi.it/~marcod/AE1516/ae11dic.2.mp4|Video2h]] | XI.10 e 11 (senza modello dei costi) | |
| | | 15 dic | 2 | Esercitazione | [[http://backus.di.unipi.it/~marcod/AE1516/ae15dic.pdf|lavagna]] | [[http://backus.di.unipi.it/~marcod/AE1516/ae15dic.1.mp4|Video1h]][[http://backus.di.unipi.it/~marcod/AE1516/ae15dic.2.mp4|Video2h]] | | |
