informatica:ae:progetti-verilog-1617
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| informatica:ae:progetti-verilog-1617 [01/12/2016 alle 16:03 (8 anni fa)] – Marco Danelutto | informatica:ae:progetti-verilog-1617 [17/10/2017 alle 17:03 (8 anni fa)] (versione attuale) – [Assegnamento progetti] Marco Danelutto | ||
|---|---|---|---|
| Linea 1: | Linea 1: | ||
| ====== Progetti Verilog A.A. 2016-17 ====== | ====== Progetti Verilog A.A. 2016-17 ====== | ||
| - | Entro i primi di dicembre 2016 sarà disponibile una lista più esaustiva di progetti. | ||
| ===== Elenco progetti disponibili ===== | ===== Elenco progetti disponibili ===== | ||
| Linea 19: | Linea 18: | ||
| ==== MMU ==== | ==== MMU ==== | ||
| Va realizzata un’unità che implementi l’algoritmo di traduzione degli indirizzi logici in indirizzi fisici nella MMU. L’unità riceve un indirizzo logico da 32 bit con IPL da 20 bit e OFFSET da 12 bit e lo traduce nel corrispondente indirizzo fisico utilizzando una cache completamente associativa da 8 posizioni. Va gestito il meccanismo di rimpiazzamento di un’entry della cache in caso di fault, che si avverrà di un’interfaccia standard verso il sottosistema di memoria in grado di richiedere operazioni | Va realizzata un’unità che implementi l’algoritmo di traduzione degli indirizzi logici in indirizzi fisici nella MMU. L’unità riceve un indirizzo logico da 32 bit con IPL da 20 bit e OFFSET da 12 bit e lo traduce nel corrispondente indirizzo fisico utilizzando una cache completamente associativa da 8 posizioni. Va gestito il meccanismo di rimpiazzamento di un’entry della cache in caso di fault, che si avverrà di un’interfaccia standard verso il sottosistema di memoria in grado di richiedere operazioni | ||
| + | |||
| + | ==== Arbitro a richieste indipendenti ==== | ||
| + | |||
| + | Va realizzata un’unità in grado di arbitrare richieste di servizio da parte di 8 altre unità. Le richieste arrivano mediante indicatori a transizione di livello e vengono servite mediante segnalazioni tramite indicatori a transizione di livello. Vanno implementate tre politiche di arbitraggio: | ||
| + | * Politica round robin | ||
| + | * Precedenza all’unità di indice minore | ||
| + | * Precedenza all’unità che ha inviato l’ultima richiesta prima di tutte le altre (LRU) | ||
| + | |||
| + | ==== Coprocessore vettoriale ==== | ||
| + | Va realizzata una unità che accetta tre indirizzi A, B, C, un intero N è un codice OP. | ||
| + | Realizza l' | ||
| + | Il valore restituito è un codice che vale 0 se non ci sono stati errori e uno se invece c'è stato un tipo di errore qualunque. | ||
| + | L' | ||
| + | Le operazioni da considerare per il campo OP sono le quattro operazioni aritmetiche. | ||
| + | ===== Modalità di svolgimento e consegna ===== | ||
| + | La realizzazione del progetto richiede i seguenti passi: | ||
| + | |||
| + | - Scelta di uno dei progetti proposti. La scelta deve essere concordata con il docente prima di procedere alla realizzazione del progettino, o a ricevimento o per email (email con Subject “AE 2016-17: scelta progetto Verilog”. Nel corpo del messaggio vanno indicati Nome Cognome e Matricola). | ||
| + | - Progettazione della soluzione, con la metodologia e gli strumenti imparati nel corso di AE, quindi senza l’utilizzo di Verilog | ||
| + | - Realizzazione di un modulo Verilog che implementa l’unità scelta. Il modulo Verilog va costruito secondo un processo di composizione di moduli elementari che implementano i componenti standard visti a lezione e/o eventuali moduli “primitive” (reti combinatorie) progettate ad hoc. Nei moduli che implementano i componenti standard vanno cablati a mano gli eventuali ritardi. | ||
| + | - Preparazione di una breve relazione (max 10 pagine!) che illustri: | ||
| + | * Principali scelte progettuali | ||
| + | * Eventuali moduli particolarmente significativi (progettazione, | ||
| + | * Caratteristiche del modulo utilizzato per il test | ||
| + | * Manuale d’uso, ovvero tutta l’informazione necessaria per utilizzare il modulo e riprodurre i risultati presentati nella relazione | ||
| + | - Iscrizione all’appello secondo i termini e le modalità stabilite per l’appello standard | ||
| + | - Invio della relazione (in PDF) e di un archivio con tutti i file relativi al progetto per email al docente entro il giorno in cui si svolge lo scritto dell’appello. Il messaggio dovrà avere il Subject impostato come “AEb 2016-17: Consegna progetto Verilog” (per favore utilizzate esattamente questo testo, altrimenti potrei non trovare correttamente | ||
| + | |||
| + | ===== Prova orale ===== | ||
| + | L’orale per chi presenta il progetto si farà nelle date previste per gli orali, insieme agli altri studenti che avranno superato lo scritto e inizierà con una breve discussione del progetto Verilog e procederà quindi come un normale orale di AE. | ||
| ===== Assegnamento progetti ===== | ===== Assegnamento progetti ===== | ||
| Linea 24: | Linea 53: | ||
| ^ Studente ^ Progetto ^ stato ^ | ^ Studente ^ Progetto ^ stato ^ | ||
| | Antonio Lepore | STACK | Assegnato | | | Antonio Lepore | STACK | Assegnato | | ||
| + | | Lorenzo Pennoni | COPROCESSORE VETTORIALE | Assegnato | | ||
| + | | Andrea Cosci | STACK | Assegnato | | ||
| + | | Alessandro Di Giorgio | COPROCESSORE VETTORIALE | Assegnato | | ||
| + | | Andrea Tosti | MMU | Assegnato | | ||
informatica/ae/progetti-verilog-1617.1480608222.txt.gz · Ultima modifica: 01/12/2016 alle 16:03 (8 anni fa) da Marco Danelutto