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Progetto Verilog (AEb 2015/2016)

cache completamente associativa (16 linee da 8 parole ciascuna)
unità che controlla la presenza di dipendenze logiche fra due istruzioni D-RISC
unità che implementa una mappa <chiave,valore> con chiavi e valori da 32 bit (dimensioni della mappa: 1024 posizioni)
unità pipeline per la moltiplicazione di due numeri in virgola mobile, formato IEEE singola precisione