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Per implementare utilizzando Verilog una rete sequenziale, secondo gli schemi (di Moore o di Mealy) del libro di testo, occorre:

• definire un modulo sigma che implementa la funzione di transizione dello stato interno
• definire un modulo omega che implementa la funzione delle uscite
• definire un modulo che al suo interno contenga la definizione del registro di stato come variabile “reg” e che abbia fra i suoi parametri gli ingressi, il segnale di clock e le uscite.