informatica:ae:rdy2.vl
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| informatica:ae:rdy2.vl [06/11/2014 alle 17:22 (10 anni fa)] – creata Marco Danelutto | informatica:ae:rdy2.vl [07/11/2014 alle 22:19 (10 anni fa)] (versione attuale) – Marco Danelutto | ||
|---|---|---|---|
| Linea 8: | Linea 8: | ||
| input lineaRdy, clock, betaRdyIn; | input lineaRdy, clock, betaRdyIn; | ||
| + | // internal register of 1 bit, used as counter modulo 2 | ||
| + | | ||
| reg c; | reg c; | ||
| + | // inizialization of the modulo 2 counter | ||
| + | | ||
| initial | initial | ||
| begin | begin | ||
| Linea 15: | Linea 19: | ||
| end | end | ||
| + | // when getting a reset (betaRdyIn=1), | ||
| + | | ||
| always @ (negedge clock) | always @ (negedge clock) | ||
| begin | begin | ||
| Linea 21: | Linea 27: | ||
| end | end | ||
| + | // the output is always the comparison of the internal register with the input line | ||
| + | // Pisa AE course convention: 0 stands for equal, 1 for different | ||
| + | | ||
| assign rdyIn = (lineaRdy == c ? 0 : 1 ) ; | assign rdyIn = (lineaRdy == c ? 0 : 1 ) ; | ||
| endmodule | endmodule | ||
| </ | </ | ||
informatica/ae/rdy2.vl.1415294539.txt.gz · Ultima modifica: 06/11/2014 alle 17:22 (10 anni fa) da Marco Danelutto