Differenze

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--- informatica:ae:testdivisoreverilog [18/10/2017 alle 12:41 (8 anni fa)] – creata Marco Danelutto
+++ informatica:ae:testdivisoreverilog [18/10/2017 alle 12:43 (8 anni fa)] (versione attuale) – Marco Danelutto
@@ Linea 7: / Linea 7: @@
 `define TAU 16
-// `define TAU 8
-   parameter N = 4;
+   parameter N = 4;    // lavoriamo su interi da 4 bit, per semplicità
    reg clock;
@@ Linea 25: / Linea 24: @@
 	       lrdy, linx, liny);
+   // valori iniziali dei registri
    initial
      begin
@@ Linea 33: / Linea 33: @@
      end
+   // generazione del segnale di clock
    always
      begin
@@ Linea 39: / Linea 40: @@
      end
+   // simulazione
    initial
      begin
+        // comandi per la registrazione delle tracce segnali
 	$dumpfile("test_uf.vcd");
 	$dumpvars();
+        // dopo 30 tp manda alto il rdy
 	#30
 	  lrdy = 1;
+	// fine simulazione
 	#150 $finish;